我们知道滤波电容被放在电源和地之间，主要有两个作用：（1）为处于快速开关状态下的IC供电；（2）减小电源和地之间的噪声 。所有滤波电容选择的策略都会采用梯次电容值配置，大电容有足量电量储备，而小电容自身电感较小，可以满足IC的快速充放电要求。
在我们常规设计中对滤波电容fanout时，要从pin拉出一小段粗引出线，然后通过过孔和电源平面连接，接地端也是同样。fanout过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小。滤波电容的常见fanout方式如下图所示，滤波电容靠近电源pin放置。
滤波电容的作用为电源网络提供低阻抗的通路，从而抑制噪声。如下图所示（Lbelow主要是两个过孔的自感和互感，当电容的位置离IC器件更近时，如下图虚线所示，Lbelow的互感增大，因互感的作用与自感的作用相反，导致其整体电感减小，充放电速度更快； Labove包括电容的ESL和安装电感）
由于滤波电容的寄生电感使得电容在高频的阻抗增大从而噪声抑制能力减弱甚至失去效果。一般的表贴封装退耦电容的去耦范围通常在100MHZ以内。
某日我们的市场人员联络我，有一个新客户的消费类HDI项目有点问题，希望我们做一下Debug。根据客户反馈，他们的SOC相关模块原理图和布局布线全部安照demo板设计，但是产品测试时很多功能不满足要求。而demo板都是ok的；他们找芯片原厂的FAE帮忙检查原理图也没有发现问题，只是他们用10层3阶HDI设计，demo板用任意阶HDI设计。FAE要求他们完全参考demo板或者修改的部分需要仿真。客户感觉由于他们公司不是很有名气芯片原厂的FAE对他们不积极，同时他们的PCB是由“比较专业且资深”的PCB工程师设计，他们在PCB检查时并没有发现异常，所以最后只好找我们来定位一下问题，看看是否能通过优化设计，满足性能要求。
由于该SOC我们先前有相关设计经验，所以我打开PCB的时候还是有心理准备的，密度肯定会比较大，当然能对应高阶HDI设计的工程师，能力肯定也不错的。SOC部分布局如下所示（0．4BGA封装从信号pin定义来看至少是三阶HDI才能完成设计）。
信号／电源通道和demo 基本一致，层叠厚度存在部分差异如下所示：（demo 板0．78MM，本设计1．05MM）
另外客户反馈电源部分电容数量都是按照demo板推荐的，但他们测试时电源纹波比较大，其中VDD＿1V测试波形如下图所示。
当找到这一路电源时，从电容位置和设计来看，感觉还是蛮好的。但仔细查看后发现，由于HDI有多个层铺为地平面（其中L4／L7为主地平面），当看到SOC下方电源地的fanout时，我和我的小伙伴们都惊呆了，不多说，有图有真相！
芯片在Top层，滤波电容在Bottom层；但L4／L7主地平面没有就近的回流地孔，导致滤波电容的回路较远，严重影响了滤波电容的性能！不信我们来仿真验证一下在客户原始版本和增加部分地孔版本， PDN阻抗曲线差异！
仿真验证PDN阻抗曲线如下所示：（在1MHz之后PDN差异就慢慢体现出来了）
看到这里，就到了展现我们设计能力的时候（老司机们都知道，0．4BGA的高阶HDI加孔的难度不亚于重新设计）。然而我们是行动派，有条件要上，没有条件创造条件也要上！大家看看我们pcb修改前后对比，是不是棒棒地。
经过我们修改优化，客户后期调试都通过了。当然最重要的是我们PDN部分的优化，还是用数据来说话！
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本期提问
通过这个案例，大家觉得板级的电源纹波需要管控到多少MHz，需要如何配置滤波电容呢？
文 ｜ 肖勇超